БЛОК АРИФМЕТИКО-ЛОГИЧЕСКОГО УСТРОЙСТВА
ДЛЯ РЕАЛИЗАЦИИ УМНОЖЕНИЯ БОЛЬШИХ ЧИСЕЛ

Федюнин Роман Николаевич, кандидат технических наук, доцент, кафедра вычислительной техники, Пензенский государственный университет (Россия, г. Пенза, ул. Красная, 40), frn_penza@mail.ru

004.272.42

DOI

10.21685/2072-3059-2016-3-3

Актуальность и цели. Способы реализации функциональных блоков, обработки чисел большой разрядности для специализированных арифметико-логических устройств (АЛУ) являются актуальным направлением исследования на протяжении последних 20 лет, о чем свидетельствуют разработки и множество статей по данной тематике. Необходимость в проектировании дан-ных видов блоков возникает в результате того, что диапазон чисел, который используется в реальных задачах, порой доходит до нескольких сот и даже тысяч десятичных цифр. Такой диапазон чисел не соответствует базовым типам данных современных архитектур АЛУ и требует особого подхода при реализации АЛУ.
Материалы и методы. Исследование и реализация функциональных блоков АЛУ проведены на основе формализма теории недетерминированных автоматов с последующим функциональным моделированием блоков АЛУ в САПР ALTERA QUARTUS. В качестве основного алгоритма исследования и реализации блоков взят алгоритм умножения длинных чисел (алгоритм Карацубы).
Результаты. Приведено подробное описание soft-процессора, на базе ко-торого планируется эксплуатация функционального блока умножения боль-ших чисел. Получена модель функционирования блока умножения больших чисел на основе теории недетерминированных автоматов. Предложена система канонических уравнений на основе математической модели алгоритма умножения. Произведена схемотехническая реализация функционального блока умножения с последующим моделированием в САПР Altera Quartus.
Выводы. Предложен способ реализации функциональных блоков умножения больших чисел. Использована теория недетерминированных автоматов для реализации модели функционального блока умножения. Произведено математическое описание, а затем функциональное моделирование устройства умножения на уровне soft-процессора.

Ключевые слова

soft-процессор, функциональный блок умножения, большие числа, алгоритм Карацубы, САПР Altera Quartus.

 Скачать статью в формате PDF

1. URL: https://www.altera.com/
2. Карацуба, Е. А. Быстрые алгоритмы и метод БВЕ / Е. А. Карацуба. – М. : Ви-льямс, 2008. – 341 с.
3. Вашкевич, Н. П. Недетерминированные автоматы в проектировании систем параллельной обработки : учеб. пособие / Н. П. Вашкевич. – Пенза : Изд-во ПГУ, 2004. – 280 с.
4. Вашкевич, Н. П. Формальное описание алгоритма управления взаимодействующими параллельными процессами в задаче «производители–потребители» с использованием кольцевого согласующего буфера / Н. П. Вашкевич, Р. А. Бикташев, А. А. Тараканов // Известия высших учебных заведений. Поволжский реги-он. Технические науки. – 2007. – № 4. – С. 98–106.
5. Федюнин, Р. Н. Функциональные блоки АЛУ для конвейерно-параллельной обработки информации на базе однородных вычислительных структур / Р. Н. Федюнин // Известия высших учебных заведений. Поволжский регион. Технические науки. – 2007. – № 2. – С. 32–41.
6. Федюнин, Р. Н. Способ реализации аппаратного слоя VLIW архитектуры на базе систолических структур / Р. Н. Федюнин // Известия высших учебных заведе-ний. Поволжский регион. Технические науки. – 2013. – № 2 (26). – С. 15–22.